ModelSIM
Mentor Graphics war der erste Anbieter der die Single-Kernel-Simulator Technologie mit einer einzigartigen Debug-Umgebung für Verilog, VHDL und SystemC kombinierte. Die Kombination aus der in der Industrie führenden SKS-Performance mit der besten integrierten Debug- und Anlayseumgebung macht ModelSIM zum Simulator der Wahl sowohl für ASIC- als auch FPGA-Designs. Die besten Standards und die umfangreichste Platformunterstützung der Industrie macht die Einführung in der Mehrheit der Prozesse und Toolflows einfach und unkompliziert.
Leistungsfähige Mixed HDL-Simulation mit hoher Kapazität
ModelSIM kombiniert eine hohe Leistungsfähigkeit mit Kapazität mit Code-Coverage- und Debugging Funktionalitäten zur Simulation großer Blöcke und Systeme sowie für das ASIC Gate-Level Sign-Off. Umfassende Unterstützung von Verilog, VHDL und SystemC und bilden eine solide Grundlage für Single- und Multi-Language Design Verfikationen.
Der ModelSIM vopt Usage-Modus erreicht eine in der Industrie führende Performance und Kapazität durch sehr aggresive globale Compiler- und Simulationsalgorithmen für Verilog und VHDL. Dadurch verbessert sich die Simulationsperformance um das bis zu 10-fache bei Verilog und mixed VHDL/Verilog RTL. Der Performance-Modus kann zudem die Verilog Gate-Level Performance um bis zu dem vierfachen and die Kapazität um das bis zu 2-fache verbessern. ModelSIM unterstützt zudem sehr schnelle "time-to-next" Simulationen und ein effizientes Bibliotheksmanagement während die hohe Performance mit dem neuen Black-Box Use Model (kurz: bbox) unterstützt wird. Mit bbox könnnen unveränderliche Elemente einmal kompiliert und optimiert um dann bei jeder modifzierten Version des Testbench erneut eingesetzt zu werden. bbox bietet deutliche Verbesserungen beim Datendurchsatz von bis zu 3x bei der Durchführung großer Testcases.
Advanced Code Coverage
ModelSIM´s erweiterte Code Coverage Ressourcen, einfache Bedienbarkeit und die hohe Kapazität verringern die Barriere für den Einsatz dieser wertvollen Verifikationslösung.
Die erweiterten ModelSIM Code Coverage Ressourcen bieten nützliche Metriken für die systematische Verifikation. Die gesamten Coverage Informationen werden in der Unified Coverage DataBase (UCDB) gespeichert welche für das Sammeln und Management aller Coverage Informationen in einer hocheffizienten Datenbasis zuständig ist. Coverage-Hilfsmittel die die Code Coverage Daten,l wie Merging und Test Ranking analysieren sind ebenfalls verfügbar. Die Coverage Ergebnisse können interaktiv entweder nach einer Simulation oder nach der Zusammenführung diverserer Simulationen interaktiv gesichtet werden. Code Coverage Metriks können per Instanz oder Design-Unit berichtet werden was zu einer hohen Flexibilität im Management der Coverage Daten führt.
Effiziente Debug-Umgebung
Die große Auswahl an intuitiven Werkzeugen für Verilog, VHDL und SystemC machen ModelSIM´s Debug-Umgebung zum Werkzeug der Wahl für das ASIC- und FPGA-Design.
ModelSIM vereinfacht den Prozess des findens von Designdefekten mit einer ausgereiften, intelligenten Debug-Umgebung. Die ModelSIM Debug-Umgebung zeigt Designdaten für die Anlayse und das Debug aller Sprachen auf effiziente Weise an. ModelSIM ermöglicht Debug- und Analysefähigkeiten entweder auf Basis gespeicherter Ergebnisse nach der Simulation wie auch während laufender Simulationen.
Signalwerte können im Quellfenster annotiert und einfacher im Waveform-Viewer angezeigt werden. Das erlaubt eine einfachere Debug-Navigation über HyperLinks zwischen Objeten und ihren deklarationen sowie zwischen besuchten Dateien.
